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14Nm FinFET Technology SRAM Cell Margin Evaluation and Analysis by Local Layout Effect
S. Y. Mun,D. Burnett,K. Y. Lim,S. Parihar, Y. J. Shi,H. C. Lo,W. Hong, K. J. Lee,O. Hu,J. Versaggi, C. Jerome, J. G. Lee,S. B. Samavedam,D. K. Sohn
IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conferencepp.1-2, (2017)
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